AMD ha presentado oficialmente su nueva generación de procesadores para centros de datos, los EPYC «Venice» basados en la arquitectura Zen 6, en el evento Advancing AI 2026 celebrado en San Francisco. Y lo ha hecho por todo lo alto: se trata del primer chip x86 para servidores fabricado en el proceso de 2nm de TSMC, con Gate-All-Around (GAA), y ofrece hasta 256 núcleos y 512 hilos por zócalo. La compañía promete un salto de rendimiento del 70% frente a la generación anterior, los EPYC Turin (Zen 5), en un movimiento que apunta directamente al corazón del mercado de inteligencia artificial dominado por NVIDIA.
¿Qué es exactamente el EPYC Venice?
El EPYC Venice es la sexta generación de procesadores EPYC de AMD, y representa un rediseño profundo de la arquitectura. Donde el EPYC Turin (Zen 5) usaba 16 CCDs (Core Complex Dies) alrededor de un único I/O Die, Venice reduce a la mitad el número de CCDs pero más que duplica los núcleos por chip. El resultado: 8 CCDs con 32 núcleos Zen 6C cada uno, flanqueados por dos I/O Dies alargados en lugar de uno central.
El cambio a un diseño de doble I/O Die no es cosmético. Al distribuir la carga de entrada/salida entre dos chips, AMD elimina el cuello de botella que sufrían las generaciones anteriores en el enrutamiento de memoria y PCIe. El nuevo socket SP7 soporta 16 canales de memoria (frente a los 12 del SP5 de Turin), lo que se traduce en un ancho de banda de 1,6 TB/s por zócalo, más del doble que los 614 GB/s de la generación anterior.
TSMC N2: el primer x86 en 2nm con transistores Gate-All-Around
Si hay un dato que define al EPYC Venice es que es el primer procesador de alto rendimiento (HPC) en alcanzar producción en volumen en el nodo N2 de TSMC, el primero de la fundición taiwanesa en usar transistores Gate-All-Around (GAA) nanosheet. Para entender por qué esto importa: en los transistores FinFET tradicionales, el canal de silicio sobresale como una aleta vertical atravesada por la puerta. En GAA, la puerta envuelve 360 grados unas láminas de silicio apiladas horizontalmente, ofreciendo un control electrostático muy superior.
Las ventajas prácticas son contundentes: un 10-15% más de rendimiento al mismo consumo, o un 25-30% menos de consumo al mismo rendimiento, en comparación con el nodo N3E usado en Turin. La densidad de transistores supera los 310 millones por mm², frente a los ~292 millones de N3E. Cada CCD de Venice, de aproximadamente 165mm² de silicio N2, incorpora unos 128 MB de caché L3 (siguiendo la asignación de 4 MB por núcleo de AMD), lo que da un total potencial de 1.024 MB de L3 en todo el zócalo — la mayor caché en un procesador x86 para servidores.
256 núcleos que cambian las reglas del juego
La tabla comparativa de AMD es clara: mientras el EPYC Turin (Zen 5) ofrecía hasta 128 núcleos en su configuración estándar y 192 en la variante densa (Zen 5C), Venice sube la apuesta con 96 núcleos Zen 6 estándar y hasta 256 núcleos Zen 6C. Esto supone un incremento del 33% respecto a los 192 núcleos máximos de Turin.
Pero el rendimiento no crece solo por los núcleos. AMD afirma que la nueva microarquitectura Zen 6 aporta mejoras en el front-end, la predicción de saltos y el subsistema de memoria que, combinadas con el nuevo nodo de fabricación y el aumento de ancho de banda, producen ese 70% de mejora generacional que la compañía ha anunciado. Eso sí, AMD no ha especificado en qué cargas de trabajo concretas se basa esa cifra; tendremos que esperar a los benchmarks independientes para verificarlo.
PCIe 6.0 y el desafío a NVIDIA en IA
Uno de los movimientos más estratégicos de Venice es la adopción de PCIe Gen 6.0, duplicando el ancho de banda por línea hasta los 128 GB/s por dirección (frente a los 64 GB/s de PCIe 5.0). Con 128 o incluso 192 líneas PCIe 6.0, el Venice puede alimentar a los aceleradores Instinct MI400X sin convertirse en el cuello de botella del sistema.
AMD ha sido muy explícita al compararse con NVIDIA: afirma que un rack completo Helios, que combina un Venice de 256 núcleos con 72 aceleradores MI455X, supera en 3,3x el rendimiento a nivel de rack del sistema NVIDIA Vera Rubin NVL72. Eso sí, es una cifra interna de AMD que aún no ha sido validada por terceros independientes.
El rack Helios es la apuesta de AMD por el mercado de infraestructura IA a gran escala. Cada rack contiene 18 bandejas de cómputo, cada una con cuatro MI455X y un Venice. En total: 72 GPUs MI455X, más de 4.600 núcleos EPYC Venice, 31 TB de memoria HBM4 (con 1,4 PB/s de ancho de banda agregado) y 2,9 exaflops de inferencia en FP4. La interconexión usa UALink sobre Ethernet, un estándar abierto respaldado por AMD, Broadcom, Cisco, Google, HPE, Intel, Meta y Microsoft, compitiendo directamente con el NVLink propietario de NVIDIA.
Ventaja competitiva frente a Intel
El lanzamiento de Venice llega en un momento especialmente favorable para AMD. La compañía ya ostentaba un 46,2% de los ingresos del mercado de CPUs x86 para servidor en el primer trimestre de 2026, según Mercury Research — una cifra récord. Los ingresos del segmento de centros de datos alcanzaron los 5.800 millones de dólares, superando por primera vez a los de Intel en este segmento.
Y la ventaja competitiva se va a ampliar: el rival directo de Intel, los Xeon de núcleos P (Diamond Rapids), no llegarán hasta 2027 según ha confirmado la propia Intel, fabricados en el nodo Intel 18A-P. Eso le da a AMD una ventaja de al menos un año en el nodo de proceso y en el mercado de CPUs para centros de datos de alto rendimiento.
No es solo un chip, es una plataforma
Conviene señalar que Venice no es compatible con la infraestructura SP5 anterior. El nuevo socket SP7 y el empaquetado 2.5D obligan a los centros de datos a plantearse una renovación completa de servidores, no una simple actualización de CPU. Esto puede ser un obstáculo para algunos clientes, pero también es la señal de que AMD ha optado por no comprometer el diseño para mantener la retrocompatibilidad.
Además, la disponibilidad del HBM4 necesario para los MI455X del Helios está actualmente limitada: toda la producción de 2026 está asignada a hiperescalares, y los volúmenes para el mercado general no llegarán hasta 2027 según los análisis independientes. Esto significa que, aunque Venice como CPU ya está disponible, el despliegue completo de la plataforma Helios puede llevar meses para la mayoría de los clientes empresariales.
¿Qué significa todo esto?
El EPYC Venice es, sobre el papel, el procesador para servidores más avanzado que ha creado AMD. Primera CPU x86 en 2nm, primeros transistores GAA en un chip HPC, 256 núcleos, PCIe 6.0, 1,6 TB/s de ancho de banda de memoria y un rediseño completo de la arquitectura de chiplets. La competencia con NVIDIA ya no es solo en GPUs: AMD está construyendo un ecosistema completo de centro de datos donde la CPU vuelve a tener un protagonismo central en la era de la IA.
Las preguntas que quedan abiertas son las de siempre: ¿cómo se traducirán estas cifras en benchmarks reales? ¿Podrá el software ROCm de AMD cerrar la brecha con CUDA? ¿Llegarán los volúmenes de HBM4 a tiempo para satisfacer la demanda? Las respuestas las empezaremos a ver en los próximos meses, pero una cosa está clara: la batalla por la infraestructura de IA tiene un nuevo contendiente muy serio.
